System and method for interleaving sdram device access requests

Systeme et procede pour imbriquer des demandes d'acces a des dispositifs sdram

Abstract

A method and system is provided for interleaving multiple cycles streams from clients seeking SDRAM access. More particularly, a master scoreboard register is established for enabling the interleaving of many clients SDRAM access requests into a single stream optimized for maximum packing density of the different streams, thereby reducing the overhead associated with each individual stream. In one embodiment, at least one Master Score Board Register (MSBR) is provided for storing the order of cycles to go out of a controller/processor and to the SDRAM. If there is a set bit in a particular location in the MSBR then it means that the cycle is occupied and already allocated and cannot be used for anything else. If the bit is not set then the cycle that bit represents a vacant slot ready for use by a client. Upon receipt of an SDRAM request, an interleaving engine identifies the bit locations in the MSBR associated with the requested cycles. It is then determined whether any of the requested bits are spoken for in the MSBR. If so, the client's command sequence is rejected for at least the present clock cycle and the MSBR is incremented and the requested bits are checked again during the next clock cycle.
L'invention concerne un procédé et un système conçus pour imbriquer de nombreux flux périodiques de clients voulant obtenir un accès SDRAM. En particulier, un registre de tableau de bord maître est établi pour permettre une imbrication de plusieurs demandes de clients à un accès SDRAM dans un flux unique optimisé pour une densité d'enregistrement maximum de différents flux, tout en réduisant la surcharge du système associée à chaque flux individuel. Dans un mode de réalisation, au moins un registre de tableau de bord maître (MSBR) est créé pour stocker l'ordre des cycles permettant de sortir d'un dispositif de commande/ processeur et d'aller vers la SDRAM. Si un bit se trouve dans un emplacement particulier dans le MSBR, alors cela signifie que le cycle est occupé et déjà attribué et ne peut pas être utilisé pour autre chose. Si ledit bit n'est pas placé dans le cycle, alors le bit représente un emplacement vacant prêt à être utilisé par un client. Lors de la réception d'une demande SDRAM, un moteur d'imbrication identifie les emplacements des bits dans le MSBR associé aux cycles demandés. On détermine alors si un des bits demandés est réservé dans le MSBR. Dans ce cas, la séquence de commande du client est rejetée, au moins pour le cycle d'horloge actuel. Le MSBR est incrémenté et les bits demandés sont à nouveau vérifiés pendant le cycle d'horloge suivant.

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Patent Citations (2)

    Publication numberPublication dateAssigneeTitle
    US-4785428-ANovember 15, 1988Intel CorporationProgrammable memory array control signals
    US-5987574-ANovember 16, 1999Sony Corporation, Sony Electronics Inc.Bank arbitration for SDRAM memory control

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